نوسنده HDL نوسنده

FIR HDL Writer ابزار اتوماسون الترون طراح شده است ه برا تولد سطح انتقال ثبت نام سرال Synthesizable Synthesizable استفاده م شود
انون بارر ن

نوسنده HDL نوسنده رتبه بند و خلاصه

تبلغات

  • Rating:
  • مجوز:
  • Trial
  • قمت:
  • USD 1795.00 | BUY the full version
  • نام ناشر:
  • Optunis
  • وب سات ناشر:
  • http://www.optunis.com/index.html
  • سستم ها عامل:
  • MAC OS X 10.4 or higher
  • حجم فال:
  • 340 KB

نوسنده HDL نوسنده برسب ها


نوسنده HDL نوسنده شرح

نوسنده HDL FIR ابزار اتوماسون الترون طراح شده است ه برا تولد سطح انتقال SyniteSizable Synife FIR HDL Writer ابزار الترون طراح الترون (EDA) است ه برا تولد فلترها فلترها فلترها و تست ها The TestBenches را تولد م ند. زنه ها طراح شامل مجموعه ضرب، انال ها متعدد و مشخصات استفاده از منابع (برا FPGAs) است. طرح ها به طور امل همزمان و ثبت نام برا ارائه حداثر فرانس ها ساعت هستند. نرخ ها ساعت بش از 300 ماهرتز بر رو دستاه Stratix و Virtex (با استفاده از سنتز وارتوس و ISE Synthesis و مان و ابزار مسر) اندازه ر شده اند. ام، و اسخ ها تصادف، در سراسر انال ها ندانه و ضرب sets.Since د تولد شده متن واضح است، شما م تواند طراح به خانواده ها مختلف دستاه، فروشندان، و ا حت به مدار اره اره خاص (ASIC) مهاجرت ند. نترل خود را از طرح ها خود را با متن روشن متن د منبع RTL روشن ند! برخ از ابزارها HDL مدرن HDL نترل خود را از دست داده اند، زنه ها خود را محدود رده و منابع ناخواسته مصرف م نند. به عنوان مثال، اثر ابزارها ه فلترها FIR را برا FPGAs اجاد م نند، رشد بت فراوان دارند، اغلب نتاج تولد بش از 64 بت را تنها در خروج نها به 16 بت رد م نند. طراحان اغلب با استفاده از (و رداخت) بت ها اضاف در تولد، ا نوشتن فلتر خود را با انتخاب استفاده م نند. Writer Fir HDL به شما اجازه م دهد تا رشد عرض بت را محدود ند، و به شما اجازه م دهد تا دقت دقق را در ضرب، و همنن خروج نها محدود ند. Writer Fir HDL فال طراح RTL متن روشن و متن روشن RTL Testbench را اجاد م ند. باز هم، اثر ابزارها از د رمزذار شده استفاده م نند ا د سطح نزد دروازه را اجاد م نند. د Verilog RTL تولد شده متن قابل خواندن است. دسترس به متن روشن متن RTL منبع شما را به اتهام د شما قرار م دهد. از آنجا ه فال ها TestBench و Design Tile Verilog واضح هستند، شبه ساز RTL بسار سرع است. TestBench TestBench خود را بررس م ند. س از اتمام تمام آزماشات، ار ه خطا رخ نداده باشد، ام را تمام آزماشات منتقل م ند. Limitations: 15 روز محامه


نوسنده HDL نوسنده نرم افزارها مرتبط

ترام

دونده اسرت شل ساده با و ها ندانه ردازش مواز ...

146 230 KB

دانلود

admooruby

Awmooruby روب ساده اما قدرتمند Ruby و Ruby در Rails IDE است ...

150 51.4 MB

دانلود

زوهن

Zikrounder - تعداد دور به نزدترن در لست مقادر داده شده در realbasic ...

150 22 KB

دانلود